cadence与tsmc深化合作-yb体育app官网

2024年4月30日，楷登电子（cadence ）与台积电（tsmc）深化了双方的长期合作，官宣了一系列旨在加速设计的创新技术进展，包括从3d-ic和先进制程节点到设计 ip 和光电学的开发。

cadence integrity 3d-ic 平台是适用于 tsmc 所有最新 3dfabric™ 的业内综合yb体育app官方下载的解决方案，产品现可支持层次化 3dblox 规范，将多个 chiplet 集成到各个层次中，以实现重复使用和模块化设计。它还包括为简化 chiplet 组装和设计而开发的新功能，以及自动对齐标记插入流程，以加快在不同中间层和封装上堆叠 chiplet 的设计和组装。

cadence 的数字yb体育app官方下载的解决方案已通过 tsmc n2 设计工艺认证，包括：innovus™ implementation system、quantus™ extraction solution、quantus field solver、tempus™ timing signoff 及 eco solution、pegasus™ verification system、liberate™ characterization 和 voltus™ ic power integrity solution。genus™ synthesis solution 同样支持 n2 工艺。cadence 和 tsmc 正在合作开发 ai 驱动的 cadence yb体育app官方下载的解决方案，驱动 ai 辅助的设计流程，以提高设计生产力和 ppa 优化 。

cadence 定制/模拟设计流程已经过 tsmc 最新 n2 制程设计套件（pdk）的全面认证：针对 tsmc n2 pdk 经过优化的 cadence 定制工具包括：用于设计输入的 virtuoso® schematic editor 和用于分析的 virtuoso ade suite（均为 virtuoso studio 的一部分），以及集成的 spectre® 仿真器。它们在管理工艺角仿真、统计分析、设计对中以及电路优化方面的功能都得到了增强，而这些都是目前先进节点设计常用的功能。

cadence 和 tsmc 紧密合作，发布了从n16 到 n6 rf 的 virtuoso studio 迁移参考流程，以大幅缩短周转时间。

cadence 宣布推出适用于台积电 n3 工艺的业界领先 ip 核全面产品组合，包括cadence 适用于 tsmc n3 工艺的 ucie™ ip，提供先进封装和标准封装两种选项；cadence 存储器接口 ip 组合（ddr5、lpddr5 和 gddr6）经过硅验证；cadence 面向 tsmc n3 工艺的 pcie® 5.0 / cxl2.0 和 pcie 6.0 / cxl3.0 ip。

cadence emx 3d planar solver 已获得 tsmc n5 工艺技术认证。凭借该认证，双方的共同客户能够将 emx solver 无缝集成到先进节点 ic 设计流程中，从而实现高精度的电磁分析，克服电磁串扰和寄生的挑战。据悉，n2 和 n3 工艺技术的认证工作也在顺利进行中。

此外，cadence 和 tsmc 合作开发了 coupe 三维光子工艺的设计流程，该流程依托 cadence integrity 3d-ic 平台。tsmc coupe 技术实现了光子 ic 与电子 ic 的异构集成，同时将耦合损耗降至最低。cadence 正在开发的设计流程将支持 tsmc 的 coupe 技术，包括 cadence spectre x simulator、virtuoso studio、emx 3d planar solver 和 pegasus verification system，

封面图片来源：拍信网